Analisi delle dimensioni e della quota di mercato delle apparecchiature per litografia a semiconduttore - Tendenze di crescita e previsioni (2026-2031)

Tendenze e approfondimenti sul mercato globale delle apparecchiature per litografia di semiconduttori

La riduzione dei nodi di processo favorisce l'adozione dell'EUV

Il multi-patterning con scanner a immersione DUV ora non raggiunge gli obiettivi di costo interni quando le caratteristiche di half-pitch scendono sotto i 16 nanometri. Intel ha convalidato una produttività High-NA a singola esposizione di 175-220 wafer all'ora per il suo processo a 18 A, eliminando le perdite di overlay dovute al quadruplo patterning.^{[1]Intel Corporation, "Intel completa i test di accettazione EUV ad alta NA", INTEL.COM} Samsung si è assicurata slot High-NA alla fine del 2025 per accelerare la sua roadmap per l'adozione di gate all-around a 2 nanometri. TSMC, al contrario, sta estendendo l'EUV a 0.33 NA con pellicole ibride e resist chimici avanzati che ne salvaguardano la base installata. Questa adozione graduale concentra il potere di determinazione dei prezzi in ASML, il cui portafoglio ordini EUV ha raggiunto i 38.8 miliardi di euro a fine 2025.

Crescente domanda di chip logici avanzati da parte di intelligenza artificiale e data center

Gli acceleratori di intelligenza artificiale generativa richiedono fino a 3 volte più passaggi di litografia rispetto alle CPU tradizionali, ampliando i budget destinati agli strumenti di fonderia logica. Deloitte prevede un fatturato derivante dai chip di intelligenza artificiale di circa 500 miliardi di dollari nel 2026, pari alla metà delle vendite totali di semiconduttori. TSMC prevede di quadruplicare la capacità del substrato CoWoS a 130,000 wafer al mese, con ogni linea che richiede una sovrapposizione inferiore a 1 micrometro su pannelli da 600 × 600 millimetri. Gli OSAT stanno aggiungendo stepper avanzati per supportare l'impilamento attraverso il silicio (TSV) per i dispositivi HBM3E, i cui stack a 16 strati aumentano l'intensità della litografia. L'interazione tra tile di calcolo EUV e die di I/O DUV sostiene la domanda parallela tra le diverse generazioni di apparecchiature.

Sussidi governativi per la fabbricazione di componenti come CHIPS e l'EU Chips Acts

Il CHIPS and Science Act ha stanziato circa 34 miliardi di dollari per 40 progetti entro la fine del 2025, riducendo gli ostacoli al capitale proprio per otto fabbriche all'avanguardia e decine di impianti della supply chain. Il Chips Act europeo destinerà 43 miliardi di euro (45.9 miliardi di dollari) agli incentivi, inclusi oltre 5 miliardi di euro per una joint venture di Dresda tra TSMC, Bosch, Infineon e NXP.^{[2]Commissione Europea, “Legge europea sui chip: la Commissione approva aiuti tedeschi per 5 miliardi di euro”, EUROPA.EU} Il Giappone ha stanziato 2.9 trilioni di yen (18.1 miliardi di dollari) per finanziare Rapidus e attrarre allocazioni ad alto valore nazionale. Le tranche di sussidio si sbloccano solo al raggiungimento di determinati traguardi nella costruzione, allineando la consegna degli strumenti agli obiettivi di contenuto nazionale.

Espansione dell'integrazione eterogenea 3D e del packaging avanzato

Le fabbriche di packaging avanzato stanno migrando da wafer da 300 millimetri a pannelli da 600 × 600 millimetri che producono tre immagini per esposizione. Lo strumento laser diretto PLP2 di Applied Materials modella strati di ridistribuzione inferiori a 1 micrometro su pannelli di dimensioni standard, riducendo i tempi di ciclo del 25% rispetto all'esposizione basata su reticolo.^{[3]Applied Materials, "Applied Materials presenta PLP2 per il packaging avanzato", APPLIEDMATERIALS.COM} Il JetStep X500 di Onto Innovation si rivolge a geometrie di pannelli di fascia media, dove il costo per millimetro quadrato è determinante. La piattaforma maskless di EV Group elimina i costi delle fotomaschere per i prototipi fan-out a produzione rapida. Questo cambiamento porta gli OSAT a competere direttamente con le fonderie logiche per il capitale litografico.

Restrizioni al controllo delle esportazioni verso la Cina

Le norme olandesi emanate nel 2024 bloccano la spedizione non autorizzata in Cina dei sistemi a immersione NXT:2050i e NXT:2100i di ASML, riducendo la quota di fatturato regionale di ASML dal 33% nel 2024 al 20% nel 2026. Il Giappone ha replicato i limiti sugli strumenti DUV di Nikon e Canon, mentre Washington studia scenari di divieto di servizio. La produzione a 7 nanometri di SMIC, ottenuta tramite multi-patterning DUV, è inferiore ai rendimenti di TSMC fino a 30 punti percentuali ed è praticabile solo per nicchie a basso margine. I sussidi nazionali indirizzano gli ordini a Shanghai Micro Electronics Equipment, ma le lacune nei rivestimenti delle lenti e nella metrologia di fase suggeriscono un ritardo di cinque anni rispetto ai concorrenti occidentali.

Spese di investimento estremamente elevate per gli scanner EUV

Gli scanner ad alta NA costano oltre 400 milioni di dollari per unità, equivalenti a otto strumenti di immersione DUV, e richiedono contratti di assistenza annuali di 15-25 milioni di dollari. Gli stabilimenti di fabbricazione di semiconduttori (fab) più piccoli stanno strategicamente estendendo il ciclo di vita dei loro nodi a 7 nanometri implementando modifiche alle regole di progettazione, anziché passare ai nodi a 3 nanometri più avanzati. Questo approccio ha di fatto limitato la domanda di unità sul mercato. Inoltre, l'obbligo di effettuare depositi 12-18 mesi prima della consegna ha aumentato significativamente la pressione sul capitale circolante, in particolare durante i periodi di incertezza macroeconomica.

Analisi del segmento

Per tipo di litografia: la doppia domanda di EUV e DUV modella la spesa

I sistemi a ultravioletti profondi hanno generato il 67.31% della quota di mercato delle apparecchiature per litografia a semiconduttori nel 2025, riflettendo la continua domanda da parte di dispositivi di potenza, analogici e automotive che operano su flussi di nodi maturi. Si prevede che le piattaforme a ultravioletti estremi, in particolare gli strumenti ad alta NA, registreranno un CAGR del 10.12% nel periodo 2026-2031, poiché le fabbriche all'avanguardia puntano alla modellazione a singola esposizione a 2 nanometri e meno. Intel ha convalidato una produttività di 0.55 NA di 175-220 wafer all'ora sul suo primo scanner ad alta NA nel gennaio 2026, dimostrando che l'accumulo di errori di sovrapposizione può essere eliminato senza ricorrere a costosi multi-patterning. TSMC sta estendendo l'EUV di 0.33 NA con pellicole ibride e litografia computazionale per preservare l'efficienza del capitale fino al 2027-2028, a dimostrazione di come le roadmap dei clienti determinino la cadenza del mix di strumenti.

La litografia digitale senza maschera rimane confinata alla prototipazione e al packaging avanzato, dove LITHOSCALE XT di EV Group raggiunge una risoluzione inferiore a 2 micrometri su wafer da 300 millimetri. Gli scanner a immersione DUV coesisteranno quindi con gli EUV per tutta la durata delle previsioni, poiché i nodi da 28-180 nanometri rappresentano ancora la metà delle installazioni di wafer a livello globale. I fornitori stanno integrando ottiche adattive e analisi dei servizi sulle basi DUV installate, convertendo le flotte legacy in motori di generazione di ricavi ricorrenti. La conseguente doppia spesa mantiene diversificate le dimensioni del mercato delle apparecchiature per litografia a semiconduttore, sia su piattaforme ad alta risoluzione che a costi ottimizzati.

Nota: le quote di tutti i segmenti individuali sono disponibili al momento dell'acquisto del report

Per applicazione: la ripresa del packaging ridefinisce il mix di strumenti

Il packaging avanzato ha conquistato il 36.74% del mercato delle apparecchiature per litografia a semiconduttore nel 2025, grazie all'integrazione di chiplet e all'elaborazione a livello di wafer con fan-out, che richiede una sovrapposizione <2 micrometri su stack di die eterogenei. Gli assemblaggi di memoria ad alta larghezza di banda gestiscono esposizioni multiple a strati di ridistribuzione, amplificando così il numero di cicli stepper per unità di substrato. La prototipazione in ambito di ricerca e sviluppo mostra la traiettoria più rapida, con un CAGR del 10.39%, poiché la linea al gallio da 300 millimetri di iwithc e la linea da 2 nanometri di Rapidus richiedono stadi di esposizione multiconfigurazione da 2 nanometri. TSMC, nel frattempo, sta quadruplicando la capacità di CoWoS a 130,000 wafer al mese, stimolando nuovi ordini a livello di pannello per substrati da 600 × 600 millimetri.

I produttori di sensori MEMS e LED sono alla ricerca di scanner a media risoluzione che bilancino il prezzo con un overlay moderato, sostenendo le vendite di DUV anche se l'EUV domina la logica. I produttori di semiconduttori compositi e di potenza richiedono strumenti che siano tolleranti ai wafer di GaN e SiC spessi, spingendo Veeco a lanciare il Propel300 a novembre 2025 per i moduli di potenza per autoveicoli. Mentre i produttori di utensili personalizzano l'ottica per diversi substrati, la quota di mercato delle apparecchiature per la litografia di semiconduttori si frammenta lungo linee di prestazioni specifiche per applicazione. Le linee ibride che abbinano la modellazione del front-end EUV all'esposizione al packaging a livello di pannello emergono come la configurazione principale per acceleratori di intelligenza artificiale e chipset mobili premium.

Da parte dell'utente finale: la leadership della fonderia affronta l'accelerazione OSAT

Le fonderie pure-play hanno rappresentato il 46.89% della spesa nel 2025, sostenute dal budget di capitale di TSMC di 52-56 miliardi di dollari e dalle prime allocazioni ad alto valore aggiunto di Samsung. Si prevede che i fornitori di servizi di assemblaggio e collaudo di semiconduttori in outsourcing cresceranno a un CAGR del 9.96% fino al 2031, il ritmo più rapido per gli utenti finali, poiché le architetture a chiplet reindirizzano l'intensità della litografia verso la modellazione degli strati di ridistribuzione e la fabbricazione di interposer. La raccolta fondi da 700 milioni di dollari di SJ Semiconductor per il packaging 2.5D e 3D esemplifica le ambizioni di OSAT di gestire linee di litografia paragonabili a quelle delle fabbriche di componenti logici. Questa impennata a valle amplia la base clienti per gli utensili per pannelli di grandi dimensioni ed erode il predominio storico delle fabbriche di componenti front-end.

I produttori di dispositivi integrati si dividono ora in due schieramenti: Intel e Samsung aggiungono capacità EUV per riconquistare la leadership di processo, mentre gli specialisti analogici come Texas Instruments estendono i nodi a 110 nanometri con regole di progettazione incrementali. Le vendite di sistemi panel-stepper da 310 × 310 e 600 × 600 millimetri di ACM Research a febbraio 2026 confermano l'interesse di OSAT per l'esposizione su larga area. Poiché fonderie, IDM e OSAT convergono su esigenze di litografia sovrapposte, i fornitori di apparecchiature devono personalizzare i pacchetti di ottica, automazione e servizi per uno spettro operativo più ampio, preservando lo slancio di crescita nel mercato delle apparecchiature per litografia a semiconduttore.

Nota: le quote di tutti i segmenti individuali sono disponibili al momento dell'acquisto del report

Per dimensione del wafer: prove di trinceramento da 300 mm contro 450 mm

Il formato da 300 millimetri rappresentava il 72.67% della quota di mercato delle apparecchiature per litografia a semiconduttore nel 2025, riflettendo investimenti consolidati nei fab e nella standardizzazione della supply chain. La maggior parte delle installazioni EUV all'avanguardia e tutte le linee di packaging avanzato a livello di pannello si basano attualmente sulla logistica dei wafer da 300 millimetri. Si prevede che le attività relative ai prototipi da 450 millimetri cresceranno a un CAGR del 9.91% nel periodo 2026-2031, ma questi sforzi rimangono limitati ai consorzi di ricerca perché i vantaggi economici dei grandi volumi non sono dimostrati e la compatibilità con EUV rimane irrisolta. I fornitori di strumenti stanno quindi riducendo la priorità delle ottiche da 450 millimetri a favore di aggiornamenti software e metrologici per le flotte esistenti.

Nel frattempo, i substrati a livello di pannello da 600 × 600 millimetri nel packaging avanzato superano la scalabilità su scala wafer, offrendo una resa di triplo die per esposizione senza dover riattrezzare le camere bianche front-end. Il portafoglio ordini di Veeco da 35 milioni di dollari per stepper da 200 millimetri a maggio 2025 dimostra la continua domanda di formati di nicchia nelle linee MEMS, SiC e GaN. Il mercato delle apparecchiature per la litografia a semiconduttore rimane quindi ancorato ai wafer da 300 millimetri, espandendosi lateralmente verso pannelli di grandi dimensioni, a sottolineare che l'integrazione eterogenea, non i wafer più grandi, rappresenta la prossima frontiera della riduzione dei costi.

Analisi geografica

L'area Asia-Pacifico ha rappresentato il 63.58% del fatturato del 2025, mantenendo la regione al centro del mercato delle apparecchiature per la litografia a semiconduttori. Taiwan consolida questo primato grazie agli stabilimenti EUV ad alto volume di TSMC, mentre la Corea del Sud accelera le implementazioni ad alta NA per ridurre il divario di rendimento con TSMC nel nodo a 2 nanometri. Il programma giapponese Rapidus da 2.9 trilioni di yen prevede la produzione a 2 nanometri nel 2026, con supporto IMEC e scanner ad alta NA pre-allocati. La joint venture indiana Tata-PSMC da 11 miliardi di dollari punta a chip per automotive e industriali da 28-110 nanometri, incrementando la domanda di litografia a nodo maturo nell'Asia meridionale. La Cina si trova ad affrontare una riduzione degli afflussi di utensili dopo i controlli sulle esportazioni olandesi, ma i sussidi nazionali ampliano la base installata di Shanghai Micro Electronics Equipment all'interno degli stabilimenti tradizionali.

Si prevede che il Nord America registrerà la crescita regionale più rapida, con un CAGR del 10.33% fino al 2031, poiché gli incentivi del CHIPS Act ridurranno i rischi per otto fabbriche all'avanguardia e decine di progetti di supply chain. Il complesso di TSMC in Arizona si è espanso fino a includere sei fabbriche e due impianti di packaging avanzato, per un totale di oltre 165 miliardi di dollari di spesa pianificata. Intel ha convalidato il suo primo scanner High-NA in Oregon nel gennaio 2026, confermando l'accesso nazionale alla più recente piattaforma di patterning. Il progetto DRAM di Micron a New York e la fabbrica di logica di Samsung in Texas aumentano la domanda di immersione DUV nei nodi maturi e specializzati. L'impianto di fotomaschere-sbozzi di Corning e l'espansione delle pompe da vuoto di Edwards localizzano i materiali di consumo critici, stringendo i circuiti di fornitura regionali per le dimensioni del mercato delle apparecchiature per litografia a semiconduttore.

L'Europa mobilita 43 miliardi di euro di finanziamenti pubblici e privati ​​nell'ambito del Chips Act, evidenziati dalla joint venture di Dresda da 10 miliardi di euro che avvierà la produzione a 28-12 nanometri nel 2027. Il piano di Intel per Magdeburgo, sostenuto da 9.9 miliardi di euro di finanziamenti tedeschi, attende la maturità di rendimento a 18 A prima dell'avvio della costruzione a pieno regime. Infineon ha aperto una fabbrica di semiconduttori di potenza da 5 miliardi di euro a Dresda nel 2026, utilizzando scanner DUV ottimizzati per dispositivi in ​​carburo di silicio. Medio Oriente, Africa e Sud America rimangono in fase esplorativa, con gli stati del Golfo che valutano partnership con fonderie, ma nessun progetto all'avanguardia confermato. Gli incentivi regionali, il rispetto dei controlli sulle esportazioni e la preparazione della forza lavoro determineranno in ultima analisi la velocità con cui ciascuna area geografica potrà convertire i sussidi in una domanda di litografia sostenibile.